空时编码之多输入多输出

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FPGA实现UART接收和发送

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自己编写的串口UART发送的Verilog模块。与FIFO连接

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verilog 串口多字节发送程序

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异步FIFO的设计 包括testbench 已调试成功

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通用异步FIFO的verilog设计代码，从开源

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uartfifo使用fifo进行uart通信

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用Verilog HDL实现的uart通用串口通信程序，已经验证成功

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用C语言实现遗传算法

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工程计算中经常用到的数值vc算法

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基于FPGA的四阶IIR数字滤波器