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(2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过

资 源 简 介

(2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过-(2,1,9) convolutional codec, decoding part decoding algorithm used Vitebi design using Verilog HDL language simulation in ModelSim platform through

文 件 列 表

viterbi
acs.v
bmg.v
control.v
decoder.v
dff.v
mmu.v
params.v
ram.v
tbu.v
testbench.v
viterbi_encode9.v

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