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include UART port of VERILOG source, the program tested in FPGA, as chip design,...

  • 资源大小:9.46 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL others

资 源 简 介

包含UART口的VERILOG源程序,该程序在FPGA上验证通过,可作为芯片设计,或FPGA设计的一个完整IP核,硬件设计的兄弟们可参考一下。-include UART port of VERILOG source, the program tested in FPGA, as chip design, or FPGA design of a complete IP cores, hardware design brothers can make reference.

文 件 列 表

rcvr.v
rcvr_tf.v
readme.doc
readme.txt
txmit.v
txmit_tf.v
uart.v

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