用Verilog 实现的电子时钟，给初学者一个模版，学习Verilog。
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标 签：
VHDL
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资 源 简 介
用Verilog 实现的电子时钟，给初学者一个模版，学习Verilog。-Using Verilog realize an electronic clock, a template for beginners to learn Verilog.
文 件 列 表
Clock
db
clk.v
Clock.qpf
Clock.qsf
clock.v
delay.v
display.v
fdiv.v
fdiv_ms.v
key_press.v
时钟文档.doc
