various gates model of Verilog HDL description
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资 源 简 介
各种门电路模型的VerilogHDL描述-various gates model of Verilog HDL description
文 件 列 表
gate2.v
gate3.v
gate1.v
dff1.v
dff2.v
dff.v
mux_if.v
latch_1.v
latch_2.v
latch_8.v
jk_ff.v
