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这个代码是Verilog HDL。

  • 资源大小:4.46 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

this Code is in verilog HDL. This Code is for piplined processor with 4 opcode. this will work in three cycle latch, decode and exicute.. test bench for xilinx ise is laos given

文 件 列 表

Processor_alu
alu_top.v
alu_control_tbw.tfw
IF_alu.v
DC_alu.v
EX_alu.v
alu_control.v

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