verilog source code for uart design
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软件系统
pdf
资 源 简 介
verilog source code for uart design
文 件 列 表
lab3
_ngo
xst
work
vlg7C
isim
.lso
FIFO.bld
FIFO.cmd_log
FIFO.lfp
FIFO.lso
FIFO.ncd
FIFO.ngc
FIFO.ngd
FIFO.ngr
FIFO.pad
FIFO.par
FIFO.pcf
FIFO.prj
FIFO.stx
FIFO.syr
fifo.twr
fifo.twx
FIFO.ucf
FIFO.unroutes
FIFO.v
FIFO.xpi
FIFO.xst
FIFO_map.mrp
FIFO_map.ncd
FIFO_map.ngm
FIFO_pad.csv
FIFO_pad.txt
FIFO_prev_built.ngd
FIFO_stx.prj
FIFO_summary.html
FIFO_usage.xml
FIFO_vhdl.prj
isim.cmd
isim.hdlsourcefiles
isim.log
isim.tmp_save
isim.tmp_save
_1
isimwavedata.xwv
lab3.ise
lab3.ise_ISE_Backup
lab3.ntrc_log
test.v
test1.prj
test1.stx
test1.v
test1.xst
test1_beh.prj
test1_isim_beh.exe
test1_stx.prj
test1_vhdl.prj
testfifo.prj
testfifo.stx
testfifo.v
testfifo.xst
testfifo_beh.prj
testfifo_isim_beh.exe
testfifo_stx.prj
testfifo_vhdl.prj
test_v_stx.prj
xilinxsim.ini
_xmsgs
fuse.xmsgs
__ISE_repository_lab3.ise_.lock
_xmsgs
