用VerilogHDL编写的，一个占空比为50％的6分频电路
资 源 简 介
用VerilogHDL编写的，一个占空比为50％的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit
文 件 列 表
mod6_divide
db
mod6_divide.asm.rpt
mod6_divide.bsf
mod6_divide.done
mod6_divide.fit.rpt
mod6_divide.fit.smsg
mod6_divide.fit.summary
mod6_divide.flow.rpt
mod6_divide.map.rpt
mod6_divide.map.summary
mod6_divide.pin
mod6_divide.pof
mod6_divide.qpf
mod6_divide.qsf
mod6_divide.sof
mod6_divide.tan.rpt
mod6_divide.tan.summary
mod6_divide.v
