一个用VerilogHDL语言编写的模6的二进制计数器
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标 签：
VHDL
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资 源 简 介
一个用VerilogHDL语言编写的模6的二进制计数器-a Verilog HDL language used in the preparation of the six-binary counter
文 件 列 表
mod6_cnt
db
mod6_cnt.asm.rpt
mod6_cnt.bsf
mod6_cnt.done
mod6_cnt.fit.rpt
mod6_cnt.fit.smsg
mod6_cnt.fit.summary
mod6_cnt.flow.rpt
mod6_cnt.map.rpt
mod6_cnt.map.summary
mod6_cnt.pin
mod6_cnt.pof
mod6_cnt.qpf
mod6_cnt.qsf
mod6_cnt.qws
mod6_cnt.sof
mod6_cnt.tan.rpt
mod6_cnt.tan.summary
mod6_cnt.v
