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这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5...

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  • 上传时间:2021-06-30
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  • 标      签: 算法 vhdl

资 源 简 介

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.-This is my verilog hdl language used to write floating-point multiplier, using a Radix-4 algorithm for the booth for part of the plot using the 5-2 and 3-2 compression compression, welcomed everyone pointing, also welcomed the U.S. put it into a pipeline to improve speed.

文 件 列 表

download multiply
bootcoder.v
boot_mul.v
csa.v
tb_bootmul.v
tb_mul.v
_42c_l.v

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