利用两个半加器来组成的全加器，是简单的vhdl语言入门
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标 签：
VHDL
vhdl
资 源 简 介
利用两个半加器来组成的全加器，是简单的vhdl语言入门-The use of two and a half adder to form the full adder is a simple entry-vhdl language
文 件 列 表
fadder
f_adder.vhd
h_adder.vhd
or2a.vhd
