用例化语句和case语句编写的全加器的VHDL描述。
资 源 简 介
用例化语句和case语句编写的全加器的VHDL描述。-Of statements were prepared using the full adder of the VHDL description.
文 件 列 表
myf_adder
db
myf_adder.vhd
myf_adder.qpf
myf_adder.qsf
myf_adder.map.rpt
myf_adder.flow.rpt
myf_adder.map.summary
myf_adder.done
myf_adder.vwf
myf_adder.sim.rpt
myf_adder.qws
