just division the clock into 2
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标 签：
VHDL
vhdl
资 源 简 介
just division the clock into 2
文 件 列 表
clk
__projnav
_xmsgs
xst
work
transcript
automake.log
clk.cmd_log
clk.dhp
clk.ise
clk.ise_ISE_Backup
clk.lso
clk.ngc
clk.ngr
clk.prj
clk.stx
clk.syr
clk.v
clk_summary.html
clk_test.v
clk_test_v.fdo
clk_test_v.udo
clk_vhdl.prj
vsim.wlf
__projnav.log
