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同步FIFO testbench

  • 资源大小:10.55 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

有关同步fifo仿真的一个textbench,当写FIFO的时候,一个上升的时钟沿一来,并且写信号有效,读信号无效时,数据逐个写入FIFO存储器中。我们在这里设置FIFO的宽度为4,深度为15。因此在写满FIFO之后,我们让存储器自动产生满信号,而经过仿真波形可知道在满信号有效的时候,读信号有效而写信号无效,数据依次从FIFO中读出,并且读出的顺序正好是写入的先后顺序,实现了“先入先出”。而我们设置下面几个信号的原因就是为了更好的确保FIFO存储器在读空之后不再读,写满之后不再写。需要特别的注意exp_data,对它可以对输出的数据进行对比,从而来看输出的数据是否真的是我们所期待输出的数据

文 件 列 表

同步FIFO textbench.docx

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