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中值算法

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  • 上传时间:2021-06-30
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  • 标      签: Verilog 算法 中值

资 源 简 介

在FPGA上实现的图像处理中值算法,其中包含对输入数据的控制,内容详细,如果需要复杂的 图像滤波算法只需要修改中值模块即可。在altera上可用,如果要再xilinx上使用,只需要将fifo替换即可

文 件 列 表

median_filterCode
compare.v
compare2num_H.v
compare2num_L.v
compare2num_LH.v
data_source.v
data_valuable_delay_1T.v
delay_1T.v
enable_generate.v
line_fifo.v
line_fifo_control.v
median_filter.v
mode3by3_generate.v
my_mux.v
pixel_buffer.v
pixel_buffer1.v
pixel_buffer2.v

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