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Verilog模块的缓存设计

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 缓存 设计 模块

资 源 简 介

这是 ;一种缓存设计的Verilog代码,使用先进先出算法。大约2000行代码,该程序包含缓存替换算法的实现。图像规则的选择,以及所有的模拟。这个设计有很多模块。这是缓存的主要模块。

文 件 列 表

cacheAuxArray.v
cacheBlock.v
cacheByte.v
cacheMux_2x1_4bit.v
cacheMux_4x1_8bit.v
cacheTag.v
cacheWay.v

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