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Verilog模块的缓存设计

  • 资源大小:3.68 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 缓存 设计 模块

资 源 简 介

这是 ;一种缓存设计的Verilog代码,使用先进先出算法。大约2000行代码,该程序包含缓存替换算法的实现。图像规则的选择,以及所有的模拟。这个设计有很多模块。这是包含所有的额外的模块,电路和所需的执行。

文 件 列 表

comparator_11bit.v
counter.v
decoder_2x4.v
decoder_4x16.v
decoder_8x256.v
dFlipFlop.v
mux_16x1.v
mux_2x1_2bit.v
priorityEncoder_4x2.v
refBits.v
refMux_256x1_8bit.v
tagMux_256x1.v
upCounter_4bit.v

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