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the program have designed a PCM signal timing modules, including the CLK input,...

  • 资源大小:7.94 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL others

资 源 简 介

该程序设计了一个产生PCM码流时序信号的模块,他包括输入端CLK,SET及输出端Q1,Q2,Q3-the program have designed a PCM signal timing modules, including the CLK input, and output SET Q1, Q2 and Q3

文 件 列 表

hw4
log
compile
0.mgf
1.mgf
3.mgf
bde.set
compile.cfg
elaboration.log
hw4.adf
hw4.LIB
hw4.wsp
projlib.cfg
src
pcm.awf
src
VIP VIP
0.187449s