基于FPGA的数字钟设计

基于FPGA的数字钟的设计，外部时钟32MHz，通过分频器得到秒脉冲，用于正常工作时的计数脉冲。通过分频还得到一个5ms的脉冲，用于按键的消抖（具体原理可见程序）。输入的信号有三个：1.时钟信号2.校时模式设置按键3.校时调整按键，输出通道6位数码管。共有：校时模块，24计数的小时计数模块，60计数的分钟计数模块，60计数的秒钟计数模块。

EDA课程设计.doc
finaldclock
.lso
_impact.cmd
_impact.log
_ngo
_pace.ucf
_xmsgs
adjuster.prj
adjuster.stx
adjuster.vhd
adjuster.xst
adjuster_summary.html
adjuster_vhdl.prj
counter24.vhd
counter60.prj
counter60.stx
counter60.vhd
counter60.xst
counter60_vhdl.prj
dclock.ipf
dclock.ise
dclock.ntrc_log
dclock.restore
dclock_xdb
device_usage_statistics.html
display.prj
display.stx
display.vhd
display.xst
display_vhdl.prj
netgen
pepExtractor.prj
smartpreview.twr
templates
top.bgn
top.bit
top.bld
top.cmd_log
top.drc
top.lfp
top.lso
top.ncd
top.ngc
top.ngd
top.ngr
top.pad
top.par
top.pcf
top.prj
top.ptwx
top.stx
top.syr
top.twr
top.twx
top.ucf
top.unroutes
top.ut
top.vhd
top.xpi
top.xst
top_guide.ncd
top_map.map
top_map.mrp
top_map.ncd
top_map.ngm
top_ngdbuild.xrpt
top_pad.csv
top_pad.txt
top_par.xrpt
top_summary.html
top_summary.xml
top_usage.xml
top_vhdl.prj
top_xst.xrpt
xst