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AXI slave

  • 资源大小:12.07 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

一个AXI slave的Verilog实现代码,内部有基于UVM编写的testbench,该slave是基于AXI3协议来实现的,可以给初学者一些启示

文 件 列 表

axi_slave
ahb_slave_if.v
axi_slave.v
single_clk_ram.sv
testbench
verification_lib

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