FPGA Verilog数字时钟

应用背景这是一个闹钟实现 ；功能一个数字闹钟在FPGA板。它是用Verilog语言，它是一个数字时钟程序相当成功地在FPGA开发板上运行。相比其他语言Verilog语言是更有用的和可靠的，这个计划包括了各种模块，你可以开发板上的模拟。关键技术时钟技术，连同连接的FPGA和下面的开关 同时，时钟开始。报警可以设置使用的FPGA板上的DIP开关设置。这是通过对应的DIP开关二极管。反不变当警报响起，蜂鸣器声音通过扬声器放大像。

Alarm
alarm.bgn
alarm.bit
alarm.bld
alarm.cmd_log
alarm.drc
Alarm.ise
alarm.lso
alarm.ncd
alarm.ngc
alarm.ngd
alarm.ngr
Alarm.ntrc_log
alarm.pad
alarm.par
alarm.pcf
alarm.prj
alarm.ptwx
Alarm.restore
alarm.stx
alarm.syr
alarm.twr
alarm.twx
alarm.unroutes
alarm.ut
Alarm.v
alarm.xpi
alarm.xst
alarm_guide.ncd
alarm_map.map
alarm_map.mrp
alarm_map.ncd
alarm_map.ngm
alarm_map.xrpt
alarm_ngdbuild.xrpt
alarm_pad.csv
alarm_pad.txt
alarm_par.xrpt
alarm_prev_built.ngd
alarm_summary.html
alarm_summary.xml
alarm_usage.xml
Alarm_xdb
alarm_xst.xrpt
device_usage_statistics.html
smartpreview.twr
xst
_ngo
_xmsgs