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verilog sram

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

用于控制SRAM,16bit*1 M.  控制读取方向,严格按照时序图进行延迟设计,非常适合参考设计,用于其他相关开发。希望对大家有用。 用于控制SRAM,16bit*1 M.  控制读取方向,严格按照时序图进行延迟设计,非常适合参考设计,用于其他相关开发。希望对大家有用。

文 件 列 表

sram_io_dir.v

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