首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > 设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。...

设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。...

  • 资源大小:4.07 MB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: VHDL

资 源 简 介

设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。-Designed an asynchronous clock domains between the passage of the module, and use Modelsim for simulation, the simulation results meet the intended purpose.

文 件 列 表

synmodule
sysnmodule
modelsim

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP
0.189387s