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写一个Verilog描述签署4位加法器/减法器。

资 源 简 介

应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是:模块add4(cout,总和,A,B,CIN,复位,时钟,添加)输入[3:0] A,B;输入CIN,复位,时钟,加;1 / 0 / /添加=表示加法/减法输出[3:0]总和;输出cout;。..模块然后,请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手:1)注释你的设计源代码。2)使用提供的测试fi设备的仿真结果。3)报告你如何设计硬/软的警察关键技术什么样的手:1)注释你的设计源代码。2)使用提供的测试fi设备的仿真结果。3)报告你如何设计硬/软拷贝什么样的手:1)注释你的设计源代码。2)使用提供的测试fi设备的仿真结果。3)报告你如何设计硬/软拷贝什么样的手:1)注释你的设计源代码。2)使用提供的测试fi设备的仿真结果。3)报告你如何设计硬/软拷贝

文 件 列 表

HW1
Project
add4.v
add4.v.bak
modelsim¦=Ñ++¦º@.pdf
SOC_hw01.pdf
tb_cout.txt
tb_HW1.v
tb_sum.txt

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