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有限状态机的设计实践

资 源 简 介

应用背景让我们用一个计数器的设计为一个有限状态机的设计实践。请参考以下fi图说明你打算实施在即将来临的一周。关键技术I / O defi定义:时钟:系统时钟重置:重置所有8位计数器在其下降沿 异步复位;data_in:8位数据总线传递的初步数up_down:1计数,0倒计时负荷:输入选通信号的计数器读取数据作为初始计数count_out:计数器的8位输出功能要求:1。如果它的脉冲宽度为2或更多的时钟周期负荷闸门是有效的。2。计数器更新计数在CLK的上升沿fiRST最后有效 后;负载频闪。3。如果上下是切换并保持相同的2个或更多的时钟周期,改变 ;计数方向然后断言在下一个下降沿时钟。4。伯爵是在时钟的下降沿进行更新。fi模块定义: ;模块counter8(计数,数据,时钟,复位,负荷,上下)输入[7:0]数据;输入时钟,复位,负荷,上下;输出[7:0]计数;。..  ;模块然后,请将测试设备的fi贴我提供证明的正确性你的设计。(为公平起见,你将得到0点,如果你不使用testbench)

文 件 列 表

HW3
work
counter8.cr.mti
counter8.mpf
counter8.v
counter8.v.bak
Homework 03_Thai.docx
SOC_hw03.pdf
tb_HW3_02.v
tb_HW3_02.v.bak
tb_SoC_HW3.txt
tcl_stacktrace.txt
vsim.wlf
wave.do

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