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AES（Rijndael）IP核的Verilog代码

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上传时间：2021-06-30
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标签： Verilog verilog 代码

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应用背景16字节的块大小16字节的密钥大小单独的密码（加密）块单独的倒密码（解密）块注册密钥扩展模块verilog写的关键技术简单的AES（Rijndael）IP核。我曾试图平衡这一实施，并权衡规模和性能。目标是要能够以低成本Xilinx的Spartan系列FPGA还能够尽可能的快。正如一个可以从下面的实施结果来看，这个目标已经实现！不同的关键尺寸本标准其他实现（192 &；256位）和性能属性（如全流水线的超高速版）市售asics.ws。尽管没有官方的测试已经完成，我们认为这个核心是完全符合FIPS-197（PDF）。更多信息见核心文档；

文件列表

branches
tags
start
doc
aes.pdf
start
vim_session.vim
bench
verilog
verilog
test_bench_top.v
aes_cipher_top.v
aes_inv_cipher_top.v
aes_inv_sbox.v
aes_key_expand_128.v
aes_rcon.v
aes_sbox.v
test_bench_top.v
aes_cipher_top.v
aes_inv_cipher_top.v
aes_inv_sbox.v
aes_key_expand_128.v
aes_rcon.v
aes_sbox.v
timescale.v
trunk
doc
aes.pdf
rtl
verilog
sim
rtl_sim
bin
Makefile
syn
vim_session.vim
web_uploads

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