首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > AES(Rijndael)IP核的Verilog代码

AES(Rijndael)IP核的Verilog代码

  • 资源大小:145.65 kB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: Verilog verilog 代码

资 源 简 介

应用背景16字节的块大小16字节的密钥大小单独的密码(加密)块单独的倒密码(解密)块注册密钥扩展模块verilog写的关键技术简单的AES(Rijndael)IP核。我曾试图平衡这一实施,并权衡规模和性能。目标是要能够以低成本Xilinx的Spartan系列FPGA还能够尽可能的快。正如一个可以从下面的实施结果来看,这个目标已经实现!不同的关键尺寸本标准其他实现(192 &;256位)和性能属性(如全流水线的超高速版)市售asics.ws。尽管没有官方的测试已经完成,我们认为这个核心是完全符合FIPS-197(PDF)。更多信息见核心文档;

文 件 列 表

branches
tags
start
doc
aes.pdf
start
vim_session.vim
bench
verilog
verilog
test_bench_top.v
aes_cipher_top.v
aes_inv_cipher_top.v
aes_inv_sbox.v
aes_key_expand_128.v
aes_rcon.v
aes_sbox.v
test_bench_top.v
aes_cipher_top.v
aes_inv_cipher_top.v
aes_inv_sbox.v
aes_key_expand_128.v
aes_rcon.v
aes_sbox.v
timescale.v
trunk
doc
aes.pdf
rtl
verilog
sim
rtl_sim
bin
Makefile
syn
vim_session.vim
web_uploads

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP
0.163222s