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利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024...

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  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024

文 件 列 表

07070608-2.2
counter1.qsf
counter1.map.summary
counter1.vhd.bak
counter1.vhd
counter1.map.rpt
counter1.pin
counter1.fit.smsg
counter1.fit.summary
counter1.fit.rpt
counter1.pof
counter1.asm.rpt
counter1.tan.summary
counter1.tan.rpt
counter1.flow.rpt
counter1.done
counter1.vwf
counter1.sim.rpt
incremental_db
README
db
prev_cmp_counter1.map.qmsg
counter1.qws
incremental_db
db
counter1.qpf
07070608-2.2

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