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实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。...

资 源 简 介

实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。-experiment include the operation of a half adder, full adder, plus/subtraction device, and the use of logic diagram VHDl description, including analysis and reporting.

文 件 列 表

lab2
__projnav
xst
work
transcript
adder4.vhd
addsub.vhd
addsubtest.vhd
addsub_addsubtest_vhd_tb.fdo
addsub_addsubtest_vhd_tb.udo
automake.log
fulladder.vhd
Lab 2 Adder_by.doc
lab2.dhp
lab2.npl
pepExtractor.prj
userlang.tpl
vsim.wlf
__projnav.log

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