资 源 简 介
应用背景前向纠错技术的利用在接收端的错误更正。这是众所周知的数据在无线信道的传输受衰减，失真干扰和噪声，从而影响接收机的接收能力信息。维特比编码和Viterbi译码是一个功能强大的方法正向错误检测和校正。它已被广泛部署在许多无线通信系统，以提高有限容量的沟通渠道。本文的主要目的是描述比较分析各种FPGA器件之间的资源优化设计维特比编码器和解码器的实现。比较的基础是仿真和综合结果。在这个项目中，资源优化的Viterbi解码器的设计采用了追溯架构；关键技术Verilog是一个主要的硬件描述语言（HDL）用在工业界和学术界的verilog硬件设计师非常类似C和电气和计算机工程师最喜欢学习C大学语文。介绍了用Verilog 1985网关系统设计现在公司，Cadence设计系统公司的系统部的一部分。直到5月，1990，用Verilog开放国际的形成（OVI），Verilog HDL是一个专有的语言节奏。Cadence的动机是打开语言的公共领域的期望，市场对Verilog HDL相关软件产品将增长更迅速，更广泛的接受语言。抑扬顿挫，Verilog HDL实现用户需要的其他软件和服务企业要接受语言和发展Verilog设计工具支持。
