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一个两位数0-99升降计数器Verilog

  • 资源大小:75.73 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式,他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于价值。&;nbsp;

文 件 列 表

udcounter
_xmsgs
xst
iseconfig
ipcore_dir
counter100_summary.html
counter99.cmd_log
counter99.lso
counter99.ngc
counter99.ngr
counter99.prj
counter99.stx
counter99.syr
counter99.v
counter99.xst
counter99_envsettings.html
counter99_summary.html
counter99_xst.xrpt
udcounter.gise
udcounter.xise
webtalk_pn.xml

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