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FPGA四位计数器实验

资 源 简 介

应用背景可以作为verilog初学者的计数器参考实验,本代码通俗易懂,且都有注释,不难理解。关键技术四位的FPGA计数器实验,四位二进制计数,最大数值记到15后清零。

文 件 列 表

syn_cnter_4_ok计数器
db
syn_cnter_4.asm.rpt
syn_cnter_4.done
syn_cnter_4.fit.rpt
syn_cnter_4.fit.smsg
syn_cnter_4.fit.summary
syn_cnter_4.flow.rpt
syn_cnter_4.map.rpt
syn_cnter_4.map.summary
syn_cnter_4.pin
syn_cnter_4.pof
syn_cnter_4.qpf
syn_cnter_4.qsf
syn_cnter_4.qws
syn_cnter_4.sim.rpt
syn_cnter_4.tan.rpt
syn_cnter_4.tan.summary
syn_cnter_4.vhd
syn_cnter_4.vwf
syn_cnter_4_assignment_defaults.qdf
syn_cnter_4程序逐行解释.doc

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