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基于FPGA的ASN.1编码单元的通用解码模块

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

本设计旨在实现一种硬件解码模块,这种解码针对ASN.1基本编码规则下的APDU的数据。这种解码模块可以应用在符合GB61850-8-1和GB61850-9-2标准下的GOOSE和SV的MAC层 帧的解码。          本设计亦可以解码通用的ASN.1基本编码规则下的TLV数据流。数据的TAG要求值不大于30,数据的长度范围为1≦LENGTH≦2047,TLV的层级结构不大于4级,整体的数据长度不大于2047。如果需要更大的解码能力则需要修改设计以满足需求。

文 件 列 表

基于FPGA的ASN.1编码单元的通用解码模块设计.docx
ASN_1_BER_DECODE.v

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