含有FIFO的串口发送模块-发送字符串VerilogHDL

本资源是基于FPGA的一个硬件串口模块设计，其中包括的模块有：datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块，它调用上述的一些模块，完成相关的功能，本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送，而是完成字符串的发送。

含有FIFO的串口发送模块-发送字符串VerilogHDL
tcl
simulation
resource
incremental_db
greybox_tmp
db
fifo232.bsf
fifo232.qip
fifo232_wave0.jpg
fifo232_waveforms.html
uartfifo.asm.rpt
uartfifo.cdf
uartfifo.done
uartfifo.eda.rpt
uartfifo.fit.rpt
uartfifo.fit.smsg
uartfifo.fit.summary
uartfifo.flow.rpt
uartfifo.jpg
uartfifo.map.rpt
uartfifo.map.summary
uartfifo.pin
uartfifo.pof
uartfifo.qpf
uartfifo.qsf
uartfifo.qws
uartfifo.sof
uartfifo.sta.rpt
uartfifo.sta.summary
uartfifo.tan.rpt
uartfifo.tan.summary
uartfifo_assignment_defaults.qdf