Verilog DDS发生器的实现

一个从0-1MHZ的正弦DDS发生器，如果你对Verilog语言以及FPGA有兴趣的话，这个可以作为一个入门的教程。有兴趣的朋友们可以来下载，如果有什么不懂的地方可以随时请教楼主，如果代码中有什么问题的话，也可以向楼主提出改正。

dds
accumulate_module.bsf
accumulate_module.inc
accumulate_module.v
accumulate_module.v.bak
cos
cos.bsf
cos.inc
count4.cr.mti
count4.mpf
count4.v
db
dds.asm.rpt
dds.bdf
dds.cdf
dds.cr.mti
dds.done
dds.dpf
dds.fit.rpt
dds.fit.smsg
dds.fit.summary
dds.flow.rpt
dds.jdi
dds.map.rpt
dds.map.summary
dds.mpf
dds.pin
dds.pof
dds.qpf
dds.qsf
dds.qws
dds.sim.rpt
dds.sof
dds.sta.rpt
dds.sta.summary
dds.tan.rpt
dds.tan.summary
dds.tis_db_list.ddb
dds.v
dds.v.bak
dds.vwf
dds_assignment_defaults.qdf
fang
fang.bsf
fang.inc
fenpin.bsf
fenpin.v
greybox_tmp
hjf.cr.mti
hjf.mpf
incremental_db
leijia
leijia.bsf
leijia.inc
output_files
pinlvxuanze.bsf
pinlvxuanze.v
pinlvxuanze.v.bak
pll.ppf
pll.qip
pll.v
pll_bb.v
pll_inst.v
sanjiao
sanjiao.bsf
sanjiao.inc
sin
sin.bsf
sin.inc
sin_ROM.mif
sin_ROM.qip
sin_ROM.v
sin_ROM_bb.v
sin_ROM_inst.v
stp2.stp
undo_redo.txt
work
xuanze
xuanze.bsf
xuanze.inc