verilog 实现的CPU，用Modelsim SE 6.2b 创建的工程，包含测试文件。...
资 源 简 介
verilog 实现的CPU，用Modelsim SE 6.2b 创建的工程，包含测试文件。- CPU of verilog implementation
文 件 列 表
CPU
work
accum.v
addr_decode.v
adr.v
alu.v
clk_gen.v
clk_gen.v.bak
counter.v
CPU.cr.mti
CPU.mpf
cpu.v
cpu.v.bak
cputop.v
cputop.v.bak
datactl.v
datactl.v.bak
machine.v
machinectl.v
ram.v
register.v
register.v.bak
rom.v
rom.v.bak
test1.dat
test1.pro
test2.dat
test2.pro
test3.dat
test3.pro
vsim.wlf
