首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > System Veirlog实现的AHB总线

System Veirlog实现的AHB总线

  • 资源大小:450.08 kB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: Verilog

资 源 简 介

使用System Veirlog实现的了AHB总线的全部功能,支持SPILI传输,支持RETRY传输,使用固定优先级仲裁机制,并写了两个简单的主从设备验证了总线的功能。Veirlog也可以如此实现

文 件 列 表

AHB_SV
AHB.cr.mti
AHB.mpf
AHB_master_f.sv
AHB_master_f.sv.bak
AHB_master_s.sv
AHB_master_s.sv.bak
ahb_arbiter.sv
ahb_arbiter.sv.bak
ahb_decoder.sv
ahb_decoder.sv.bak
ahb_defines.sv
ahb_defines.sv.bak
ahb_intreface.sv
ahb_intreface.sv.bak
ahb_master1.sv
ahb_master1.sv.bak
ahb_master2.sv
ahb_master2.sv.bak
ahb_mux_m.sv
ahb_mux_m.sv.bak
ahb_mux_s.sv
ahb_mux_s.sv.bak
ahb_slave1.sv
ahb_slave1.sv.bak
ahb_slave2.sv
ahb_slave2.sv.bak
ahb_top.sv
clock.sv
clock.sv.bak
vsim.wlf
work

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP
0.214032s