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简单的全加器语言代码

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog

资 源 简 介

这是一个简单的 1 位全加器语言代码 " 时间刻度 1ns / 1ps 模块 1BitFullAdder ( 输入, 输入的 b 输入的 cin 输出 s 输出 cout) ; 分配 s = a ^ b ^ cin ; 分配 cout = (& b) |(& cin) |(b 和 cin) ; endmodule //Test 工作台 " 时间刻度 1ns / 1ps<

文 件 列 表

FullAdder_1Bit.txt
e2.1.PNG
e2.2.PNG
e2.3.PNG
e2.4.PNG
e2.5.PNG
FullAdder_1Bit.rar

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