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Vhdl 语言中 16 位时间域卷积

资源大小：65.78 kB
上传时间：2021-06-30
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标签： VHDL vhdl 语言卷积时间

资源简介

卷积是在数字信号处理的常见操作。在此项目中，我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号，输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。

文件列表

Convolution
add.vhd
addr_gen.vhd
add_reg.vhd
ctrl.vhd
datapath.vhd
datapath_top.vhd
fifo_in.ngc
fifo_in.vhd
fifo_out.ngc
fifo_out.vhd
flip_flop.vhd
flip_flop1.vhd
handshake.vhd
kernel_buffer.vhd
mem_pkg.vhd
mmap_glue_logic.vhd
multiplier.vhd
reg.vhd
reg_n_bit.vhd
shifter.vhd
sram_out_logic.vhd
sram_rd.vhd
sram_rd_glue.vhd
sram_test_h101.dtc
sram_test_h101.vhd
sram_wr.vhd
user_app.vhd
user_pkg.vhd

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