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跨时钟域的异步fifo设计

资源大小：5.04 MB
上传时间：2021-06-30
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标签： Verilog verilog fifo 设计异步时钟

资源简介

跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到，但它为更多的复杂设计搭建一个平台，这是非常有用的

文件列表

Asyn_FIFO
work
wlftaj014y
transcript
Asynchronous_FIFO.v
Asynchronous_FIFO.v.bak
control_logic.v
filelist.f
GrayCounter.v
memory_buffer.v
my_agent.sv
my_case0.sv
my_config.sv
my_driver.sv
my_env.sv
my_if.sv
my_model.sv
my_monitor.sv
my_scoreboard.sv
my_sequencer.sv
my_test.sv
my_transaction.sv
read_data.txt
run.do
test_FIFO.v
top_tb.sv
vsim.wlf
write_data.txt

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