资 源 简 介
基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。
用8位7段数码管分别显示微妙，秒，分。
有开始，暂停，复位功能。
学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube showed the delicate, seconds, minutes. Has started, pause, reset. Learning VerilogHDL classic example of adding a display.
文 件 列 表
paobiao
incremental_db
db
.sopc_builder
filters.xml
channelselect.bsf
channelselect.v
channelselect.v.bak
clkdivide.bsf
clkdivide.v
clkdivide.v.bak
DE2_Board.pin
decoder_7seg.bsf
decoder_7seg.v
decoder_7seg.v.bak
paobiao.asm.rpt
paobiao.bdf
paobiao.bsf
paobiao.cdf
paobiao.done
paobiao.dpf
paobiao.fit.rpt
paobiao.fit.smsg
paobiao.fit.summary
paobiao.flow.rpt
paobiao.map.rpt
paobiao.map.smsg
paobiao.map.summary
paobiao.pin
paobiao.pof
paobiao.qpf
paobiao.qsf
paobiao.qws
paobiao.sim.rpt
paobiao.sof
paobiao.tan.rpt
paobiao.tan.summary
paobiao.v.bak
paobiao.vwf
paobiao0.bsf
paobiao0.v
paobiao0.v.bak
paobiao1.bsf
paobiao1.v
paobiao1.v.bak
paobiao_assignment_defaults.qdf
sopc_builder_log.txt
.sopc_builder
