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FPGA ‘for’ 循环

  • 资源大小:4.18 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 循环

资 源 简 介

Verilog 语言编写的for循环,用来验证在FPGA中是否能想在C中那样编写for循环,结果证明虽然仿真可以得到正确的结果,但是在真正的工程中进行编译时耗时24小时都没完成,所以选择其他的方法进行循环操作,毕竟FPGA是并行的,而C中是串行的思想。

文 件 列 表

myfor
db
incremental_db
myfor.asm.rpt
myfor.done
myfor.eda.rpt
myfor.fit.rpt
myfor.fit.smsg
myfor.fit.summary
myfor.flow.rpt
myfor.jdi
myfor.map.rpt
myfor.map.summary
myfor.pin
myfor.qpf
myfor.qsf
myfor.qws
myfor.sof
myfor.sta.rpt
myfor.sta.summary
myfor.v
myfor.v.bak
myfor_nativelink_simulation.rpt
simulation

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