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分频及姓名输出

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

对 50 MH z时钟 资源 进行分频, 输出128 KHz时钟信号,将姓名 的 ASCII 码存在数组 中, 并 128 KH z输出每时钟分频原理如下:分频因子为194H,计数器从0计数,clk上升沿有效,当计数器累加到194H时,此时已经完成了clk128周期的一半,此时使clk128翻转,之后分频因子清零,1/2个周期结束,计数器重新开始计数直到下一次翻转。

文 件 列 表

EDA
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eda.docx
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