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模拟Sim的简单代码

  • 资源大小:7.06 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

module example_3_1(A, B, C, D, E);        output D, E;    input  A, B, C;    wire   w1;    and G1(w1, A, B);    not G2(E, C);    or  G3(D, w1, E); endmodule

文 件 列 表

tutorial1
.DS_Store
example_3_1.v
example_3_1.vcd
example_3_1.vvp
example_3_1_tb.v
example_3_4.v
example_3_4_tb.v
example_3_5.v
example_3_5_tb.v

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