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vga 控制器

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog vga 控制器

资 源 简 介

这是语言代码的 vga 控制器,为使用 fpga 德 70 altera 和使用 quartus, 此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时,它翻转为零在下一个周期。因此,该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟,这一段时间的 31.76 μ s 转化。

文 件 列 表

hdl
Binary_VGA_Control_IF_hw.tcl
Img_DATA.hex
Img_RAM.v
VGA_Controller.v
VGA_NIOS_CTRL.v
VGA_OSD_RAM.v
VGA_Param.h

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