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dds_quicklogic 源码

  • 资源大小：257.73 kB
  • 上传时间：2021-06-30
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  • 标      签： FPGA verilog 源码

资 源 简 介

dds_quicklogic是由quicklogic公司开发，DDS即直接数字合成技术，是从相位出发，直接采用数字技术产生波形的一种频率合成技术。共有9个模块组成，分别是1、DDS.V(顶层模块)，2、LOADFW.V（加载频率字模块），3、PHASEA.V（相位累加模块），4、LOADPW.V（加载相位字模块），5、PHASEMOD.V（相位调制模块），6、SINLUP.V（正弦查找表模块），7、ROMTAB.V（存储相位和幅度对照表的模块），8、CLAADD8S.V（8位加法器模块），9、PNGEN.V（伪噪声模块）

文 件 列 表

dds_quicklogic
CLAADD8S.SCH
CLAADD8S.TRE
CLAADD8S.V
CSAC1.SCH
CSAC1.SYM
CSALOWC1.SCH
CSALOWC1.SYM
DDS.V
DDSPA.TF
DDSPM.TF
LOADFW.V
LOADPW.V
PHASEA.V
PHASEMOD.V
PNGEN.V
ROMTAB.V
SINLUP.V
dds.out
dds_quicklogic.cr.mti
dds_quicklogic.docx
dds_quicklogic.mpf
test.v
test.v.bak
transcript
vsim.wlf
vsim_stacktrace.vstf
work

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