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aynchronous fifo 项目

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 项目 aynchronousfifo

资 源 简 介

先入先出 (FIFO) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据,甚至不相关的时钟频率。双时钟 FIFO 是一个更复杂的函数,可提供高速数据缓冲对于异步时钟域应用程序。建议的设计利用了一种有效的内存数组结构,并可以运行在应用程序中存在多个时钟周期的延迟时间的地方。它还包括一个可配置的同步电路,同步异步信号 FIFO 内。

文 件 列 表

Group3
Synthesis
PhysicalDesign
GLS
FS
Batch_3.txt
FIFO_DOC.pdf
FIFO_PPT.pptx

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