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携带保存加法器

  • 资源大小:267.59 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 保存 加法器 携带

资 源 简 介

A 携带-保存加法器只是一组的一位全加法器,没有任何携带链接。 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报

文 件 列 表

carry_select_adder
_xmsgs
xst
isim
.lso
carry_select.cmd_log
carry_select.lso
carry_select.ngc
carry_select.ngr
carry_select.prj
carry_select.stx
carry_select.syr
carry_select.xst
carry_select_adder.ise
carry_select_adder.ise_ISE_Backup
carry_select_adder.ntrc_log
carry_select_adder.restore
carry_select_adder.v
carry_select_adder_summary.html
carry_select_summary.html
fa.v
isim.cmd
isim.hdlsourcefiles
isim.log
isim.tmp_save
_1
isimwavedata.xwv
mux.v
simulate_dofile.log
simulate_dofile.log_back
tb.ant
tb.jhd
tb.tbw
tb.tfw
tb.xwv
tb.xwv_bak
tb_beh.prj
tb_bencher.prj
tb_isim_beh.exe
tb_isim_beh.wfs
xilinxsim.ini
isim.tmp_save

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