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scramble

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

VHDL编写加扰和解扰程序,程序连在一起仿真正确,并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem

文 件 列 表

数据序列的扰乱与解扰的MATLAB实现及性能分析——利用19级m序列.doc

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