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用VerilogHDL进行频率生成器。

  • 资源大小:1,006.92 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.-Used VerilogHDL to make a frequency builder.

文 件 列 表

Signal
db
datarom.v
datarom_bb.v
datarom_wave0.jpg
key.v
oclk.v
signal.asm.rpt
signal.cdf
signal.csv
signal.done
signal.dpf
signal.fit.rpt
signal.fit.smsg
signal.fit.summary
signal.flow.rpt
signal.hex
signal.jdi
signal.map.rpt
signal.map.summary
signal.mif
signal.pin
signal.pof
Signal.qpf
Signal.qsf
Signal.qws
signal.sim.rpt
signal.sof
signal.tan.rpt
signal.tan.summary
signal.v
signal.vwf
signal_gene.hex
signal_gene.mif
signal_gene.v
top.v

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