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FPGA数字钟设计

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  • 上传时间:2021-06-30
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  • 标      签: FPGA

资 源 简 介

通过Verilog HDL语言编程实现时间可调的数字时钟设计,通过6个8段数码管实现小时、分钟、秒钟的显示。通过按键实现工作状态与调节状态的切换,通过位选按键实现对小时、分钟、秒钟的选中切换,最终通过加减按键实现时间的调节,退出调节态后时钟正常工作。注:此程序基于系统时钟为10MHZ的实验平台,所选的芯片为FLEX10K:EPF10K10TC144-4,所用软件为QuartusII9.0;所涉及到的知识:数码管的驱动、按键的消抖以及状态机编程思想的训练。

文 件 列 表

数字时钟设计-终结
incremental_db
db
Clock_set.asm.rpt
Clock_set.done
Clock_set.dpf
Clock_set.fit.rpt
Clock_set.fit.summary
Clock_set.flow.rpt
Clock_set.map.rpt
Clock_set.map.smsg
Clock_set.map.summary
Clock_set.pin
Clock_set.pof
Clock_set.qpf
Clock_set.qsf
Clock_set.qws
Clock_set.sof
Clock_set.tan.rpt
Clock_set.tan.summary
Clock_set.v
Clock_set.v.bak
Clock_set_assignment_defaults.qdf

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